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基于FPGA任意倍數分頻器設計說明.doc

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?目 錄1 緒論 11.1 課題分析 11.2 FPGA概述 21.3 VHDL語言和QUARTUS II簡介 41.3.1 VHDL語言簡介 41.3.2 QUARTUS II簡介 62 分頻基本原理 82.1 等占空比偶數分頻方法 82.2等占空比的奇數分頻方法 82.3 分數分頻方法 92.4 小數分頻方法 92.5 任意倍數分頻器 103 任意倍數分頻器設計 123.1 設計思想 123.2 頂層框圖設計 133.3 頂層文件設計 133.4 模塊設計 143.4.1 偶數分頻模塊的設計 143.4.2 奇數分頻模塊的設計 153.4.3 半整數模塊設計 163.4.4 占空比可調的分頻模塊設計 173.4.5 小數分頻模塊設計 183.4.6 encoder_35模塊的設計 193.4.7 led模塊的設計 203.4.8 mux51模塊的設計 21結論 23致 24參考文獻 25附錄A VHDL源程序 26附錄A1:偶數分頻實現的程序 26附錄A2 奇數分頻實現的程序 28附錄A3 半整數分頻實現的程序 30附錄 A4 占空比可調的分頻實現的程序 32附錄 A5 小數分頻實現的程序 34附錄A6 encoder_35模塊實現的程序 42附錄A7 led的實現程序 43附錄A8 mux51模塊的實現程序 47附錄B頂層文件設計原理圖 481 緒論1.1 課題分析隨著電子技術的高速發展,FPGA/CPLD以其高速、高可靠性、串并行工作方式等突出優點在電子設計中受到廣泛的應用,而且代表著未來EDA設計的方向。FPGA/CPLD的設計采用了高級語言,如VHDL語言AHDL語言等,進一步打破了軟件與硬件之間的界限,縮短了產品的開發周期。所以采用先進的FPGA/CPLD取代傳統的標準集成電路、接口電路已成為電子技術發展的必然趨勢[1]。EDA技術代表了當今電子設計技術的最新發展方向,采用EDA工具,電子設計師可以從概念、算法、協議等開始設計電子系統,大量工作可以通過計算機完成,并可以將電子產品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程在計算機上自動處理完成。由于現代電子產品的復雜度和集成度的日益提高,一般分離的中小規模集成電路組合已不能滿足要求,電路設計逐步地從中小規模芯片轉為大規模、超大規模芯片,具有高速度、高集成度、低功耗的可編程朋IC器件已蓬勃發展起來[2]。分頻器是數字系統設計中的一種基本電路,我們往往需要通過分頻器得到我們所需要的時鐘頻率,在FPGA的設計中也是使用頻率非常高的一種基本設計?;贔PGA實現的分頻電路一般有兩種方法:一種是使用FPGA芯片部提供的鎖相環電路進行分頻,如ALTERA提供的PLL(Phase Locked Loop),Xilinx提供的DLL(Delay Locked Loop);第二種是使用硬件描述語言,如VHDL、Verilog HDL等。使用鎖相環電路進行分頻有許多的優點,例如可以實現倍頻、相位偏移以及占空比可調等。但是由于FPGA部提供的鎖相環個數極為有限,不能滿足使用時的要求。因此使用硬件描述語言實現分頻電路在數字電路設計較為常用,因為它消耗不多的邏輯單元就可以實現對時鐘的操作,具有成本低、可編程等優點[3]。在數字系統的設計中,設計人員會遇到各種形式的分頻需求,如整數、小數、分數分頻等。在某些數字系統設計中,系統不僅對頻率有要求,而且對占空比也有著很嚴格的要求。由計數器或計數器的級聯構成各種形式的偶數分頻及非等占空比的奇數分頻實現起來較為簡單,但對半整數分頻及等占空比的奇數分頻實現較為困難,小數分頻和分數分頻更困難。本論文利用VHDL硬件描述語言,通過QuartusⅡ7.2開發平臺,設計了一種能滿足偶數分頻,奇數分頻,半整數分頻,占空比可調的分頻,小數分頻的任意倍數分頻器,并可以通過按鈕來選擇具體由哪一種分頻器進行操作,而撥碼開關則可以預置一些分頻系數,發光二極管則顯示具體由那種分頻實現,數碼管顯示分頻的系數。分頻系數設置:偶數分頻:2,4,6,8,10,12,14奇數分頻:1,3,5,7,9,11,13,15半整數分頻:1.5—15.5占空比可調的分頻:1:1,1:2,1:3,2:1,2:2,2:3,3:1,3:2,3:3小數分頻:1.1—3.31.2 FPGA概述FPGA(Field Programmable Gate Array)現場可編程邏輯門陣列,它是在PAL(Programmable Array Logic)、GAL(generic array logic)、CPLD(Complex Programmable Logic Device)等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(Application Specific Integrated Circuit)領域中的一種半定制電路而出現的,既解決了定制電路的不足,又克服了原有可編程器件門電路數有限的缺點。它是當今數字系統設計的主要硬件平臺,其主要特點就是完全由用戶通過軟件進行配置和編程,從而完成某種特定的功能,且可以反復擦寫。在修改和升級時,不需額外地改變PCB 電路板,只是在計算機上修改和更新程序,使硬件設計工作成為軟件開發工作,縮短了系統設計的周期,提高了實現的靈活性并降低了成本以硬件描述語言(Verilog或VHDL)所完成的電路設計,可以經過簡單的綜合與布局,快速的燒錄至FPGA上進行測試,是現代IC設計驗證的技術主流。這些可編輯元件可以被用來實現一些基本的邏輯門電路(比如AND、OR、XOR、NOT)或者更復雜一些的組合功能比如解碼器或數學方程式。在大多數的FPGA里面,這些可編輯的元件里也包含記憶元件例如觸發器(Flip-flop)或者其他更加完整的記憶塊。系統設計師可以根據需要通過可編輯的連接把FPGA部的邏輯塊連接起來,就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設計者而改變,所以FPGA可以完成所需要的邏輯功能。FPGA一般來說比ASIC(專用集成芯片)的速度要慢,無法完成復雜的設計,但是功耗較低。但是他們也有很多的優點比如可以快速成品,可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的可編輯能力,所以這些設計的開發是在普通的FPGA上完成的,然后將設計轉移到一個類似于ASIC的芯片上。另外一種方法是用CPLD(復雜可編程邏輯器件備)。FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個概念,部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block)和部連線(Interconnect)三個部分。目前主流的FPGA仍是基于查找表技術的,已經遠遠超出了先前版本的基本性能,并且整合了常用功能(如RAM、時鐘管。省略部分。*c5+2*b5+1*a5;led_out<=dataout_xhdl1;led_bit<=en_xhdl;process(a5,b5,c5,d5)begin if rst='1' then if f="010" then data6<=data5-1;data7<=5; else if f="011" or f="100" then data6<=2*d5+c5;data710) then data6<=1;data7<=data5-10; else data6<=0;data7<=data5; end if; end if; end if; else data6<=12;data7data8data8data8data8<=12; end case;end process;process(clk,rst)begin if(rst='0')then cnt_scan<="00"; elsif(clk'event and clk='1')then cnt_scan en_xhdl en_xhdl en_xhdlnull; end case;end process;process(en_xhdl)begin case en_xhdl is when "11111110"=> data4 data4 data4 null; end case;end process;process(data4)begin case data4 is when 0 => dataout_xhdl1 dataout_xhdl1 dataout_xhdl1 dataout_xhdl1 dataout_xhdl1 dataout_xhdl1 dataout_xhdl1 dataout_xhdl1 dataout_xhdl1 dataout_xhdl1 dataout_xhdl1 dataout_xhdl1 dataout_xhdl1 null; end case;end process;end arch;附錄A8 mux51模塊的實現程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux51 isport( a,b,c,d,e:in std_logic; y1,y2,y3,y4,y5:in std_logic; y:out std_logic; f1,f2,f3,f4,f5:out std_logic );end mux51;architecture rtl of mux51 issignal m:std_logic_vector(4 downto 0);beginmf1<='1';f2<='0';f3<='0';f4<='0';f5<='0';yf2<='1';f1<='0';f3<='0';f4<='0';f5<='0';yf3<='1';f1<='0';f2<='0';f4<='0';f5<='0';yf4<='1';f1<='0';f2<='0';f3<='0';f5<='0';yf5<='1';f1<='0';f2<='0';f3<='0';f4<='0';yf1<='0';f2<='0';f3<='0';f4<='0';f5<='0';y<='0'; end case;end process;end rtl;附錄B頂層文件設計原理圖圖B1 頂層文件設計原理圖
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分頻 fpga 倍數 任意 基于 設計說明
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