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基于FPGA的數字時鐘.doc

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?畢 業 論 文(設計)題 目: 基于FPGA的數字時鐘設計 目 錄摘 要 IAbstract II1 緒 論 11.1研究問題背景和現狀 11.2研究目的及意義 11.3設計容及目標 21.3.1研究容 21.3.2研究目標 22 系統設計方案 32.1控制方案的選擇 32.2時鐘電路的選擇 32.3校時控制電路的選擇 32.4顯示電路的選擇 43 系統電路總體設計 53.1系統設計總體框圖 53.2電源供電電路設計 53.2.1外圍電路電源設計 53.2.2芯片電源電路設計 63.2.3電源濾波電路 63.3 FPGA芯片及其引腳 73.4 JTAG下載配置電路設計 83.5 時鐘信號電路設計 93.6 復位電路 93.7 鍵盤電路設計 103.8人機顯示電路 103.9 整點報時電路設計 114 FPGA部程序設計 124.1 分頻器的程序設計 124.2 秒計數器程序設計 134.3 分計數器程序設計 154.4 小時計數器程序設計 164.5 日計數器程序設計 164.6 月計數器程序設計 174.7 年計數器程序設計 184.8 鍵盤控制程序設計 194.9 LCD1602程序設計 204.10 頂層文件設置及編譯下載 215 總 結 225.1 結論 225.2 設計中遇到的問題 22參考文獻 23致 24附錄: 25附錄1 最小系統及配置電路圖 25附錄2 系統外圍電路圖 26附錄3 系統設計程序 27附錄4 頂層原理圖及引腳設置 43基于FPGA的數字時鐘設計摘 要利用FPGA器件設計數字電路,不僅可以將時鐘的硬件電路和設計流程簡化,而且可以減小本設計系統的前期成本與模塊體積,提高了系統的穩定性,縮短設計周期。FPGA不僅可以實現簡單的74系列的電路邏輯設計,而且可以作為具有高性能的CPU,來控制總系統運行。本設計采用EP1K10TC100-1芯片作為控制CPU,整個系統采用VHDL語言,50MHZ的晶振產生時鐘脈沖,用VHDL語言設計分頻器獲得秒信號及其他時鐘信號,經過計數器分別對年、月、日、時、分、秒的控制邏輯累加形成計數模塊,并通過獨立鍵盤對計數模塊進行調整以達到調時間的目的,系統通過1602液晶顯示輸出。系統利用Quartus II軟件進行程序軟件的編譯、仿真、引腳設置、總線接口及配置、下載來完成整個設計。關鍵詞:數字時鐘;FPGA;VHDL語言Design of Digital Clock Based on FPGAAbstractUsing FPGA component to design digital circuit not only may simplify the clock hardware circuit and the design process, moreover may reduce this design system's cost and the volume to enhance system's reliability. FPGA can not only achieve the 74 series circuit logic, and can be used as high-performance CPU to control the total system operation.This design uses the EP1K10TC100-1 chip to control CPU. The overall system uses the VHDL language. The 50MHZ crystal oscillator produces the clock pulse. The VHDL language obtains a second signal and other clock signal .Design frequency divider passes through the counter separately to the year, the month, Japan, divides, the second control logic accumulation to form the counting module, and makes the adjustment through the independent keyboard to the counting module to achieve the goal of adjusting the time, and the system display output through 1602 liquid crystal. The system carries on the procedure software's translation, the simulation, the pin establishment, the bus interface and the disposition, downloading using the Quartus II software to complete the entire design. Keywords:digital clock; FPGA; VHDL language1 緒 論1.1研究問題背景和現狀隨著生活節奏的加快,我的生活、工作、學習都離不開時間這個概念。從開始機械式的鐘表,到現在數字式時鐘,時鐘的發展并沒有停下腳步。數字時鐘的發展是伴隨著數字電路的發展,傳統的數字時鐘主要由多個的數字集成電路(觸發器和計數器)組成,開始只用作科研或者軍事用途,改革開放之后,民用數字時鐘才開始發展,廣泛用于機場、汽車、火車站、醫院等公共場合,主要是通過發光二級管作為數字時鐘的顯示器。由于需要的集成器件較多,當時的數字時鐘的體積較大,而且邏輯性較差。后來可編程邏輯器件的出現簡化了數字時鐘的外圍電路,降低了成本。隨著LCD液晶顯示器的出現,數字時鐘的顯示在部分場合取代了以往的數碼管顯示。傳統的數字時鐘發展這么多年,在部分場合依然應用,可見其有自己獨特的地方。不需要軟件控制,基本固定的電路原理圖,技術含量要求較低,對于很多生產廠家來說,方便投產。但是,在比較精密的場合,不考慮成本的情況下,在功耗、穩定性上要求提高。由于傳統數字時鐘器件較多,電路功耗就會提高,芯片容易發熱,導致整個電路的壽命降低。1.2研究目的及意義 隨著產品設計研發成本越來越高,設計周期要求越來越快,電子工程師不得不選擇更加方便、快捷、高性能、低功耗的芯片來滿足市場的需求,FPGA器件以絕對的優勢脫穎而出。近年來綠色、環保、低功耗越來越得到大家的認可,然而應科技而生的電子垃圾、高功耗、低效率成了環保新病。因此如何通過降低功率損耗來減少電源系統的元件和電路。省略部分。nin(7 downto 5)<="000";monin(4 downto 0)<=monin1;yin<=yin1;end process; process(sin,minin,hin,din,monin,yin) begin sout1<=sam(sin(3 downto 0)); sout2<=sam(sin(7 downto 4)); minout1<=sam(minin(3 downto 0)); minout2<=sam(minin(7 downto 4)); hout1<=sam(hin(3 downto 0)); hout2<=sam(hin(7 downto 4)); dout1<=sam(din(3 downto 0)); dout2<=sam(din(7 downto 4)); monout1<=sam(monin(3 downto 0)); monout2<=sam(monin(7 downto 4)); yout1<=sam(yin(3 downto 0)); yout2<=sam(yin(7 downto 4)); end process; lcd_rw<='0';lcd_en<=clk500hz;lcd_clk<=clk500HZ;process(lcd_clk,reset,current_state)variablet1:std_logic_vector(4 downto 0):="00000";beginif reset='0'then current_state<=set_dlnf;cnt1:="11110";lcd_rs<='0';elsif rising_edge(lcd_clk) then current_state<=current_state; lcd_rscnt1:="00000"; lcd_data<="00000001"; current_statelcd_data<="00110000"; current_statelcd_data<="00001100"; current_statelcd_data<="00000110"; current_statelcd_rslcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datalcd_datanull; end case; current_state lcd_rs<='0'; ift1<"11111" thent1:=cnt1+1; elset1:="00000"; end if; ift1<="01111" then lcd_data<="10000000"+cnt1; else lcd_data<="11000000"+cnt1-"10000"; end if; current_statenull;end case;end if ;end process;end;附錄4 頂層原理圖及引腳設置
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